DI93A HESG440355R3 流数据中提取到内存复制核心

上面非常简单的 AXI-Lite 逻辑的问题只是吞吐量性能。它最多只能每隔一个时钟周期执行一次传输。如果您想要AXI-Lite 内核的性能，您需要将 skid buffer添加到您的设计中。

但是，您还应该意识到，您将打一场艰苦的战斗。Xilinx 的基础架构并非为 AXI-Lite 性能而构建。仅仅修复您的 AXI-Lite 核心并不能修复他们的 AXI 到 AXI-Lite 桥接器，但我仍然以我自己的工艺为荣。也就是说，有AXI 到 AXI-Lite 的桥接器 可以保持 AXI 的 100% 吞吐量，还有AXI-Lite 交叉开关，如果这些是您感兴趣的东西。您只需要知道在哪里寻找并找到它们.

滑动缓冲器是 一种非常简单的逻辑，可将组合就绪信号转换为已注册信号，如上图 7 所示。

从任何 AXI 从设备获得高性能的关键是在所有输入通道上放置 滑动缓冲器AW、W和R，如左图 8 所示。您可能还记得我们之前的 skid buffer 讨论，这允许我们的内核READY生成的 各种信号 被注册，即使我们需要的就绪逻辑是组合的。

这是多么容易。首先，在和通道 上放置 防滑缓冲器。它们需要为写入地址、写入数据和写入选通脉冲提供适当的宽度

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