3BSE018135R1 控制器可以处理单节拍随机访问请求

然而，我们今天将超越这个最低要求，并讨论Wishbone（流水线，非经典）到 AXI 的桥接，例如您可能希望用来 从Wishbone访问MIG 内存内核。由于我们的 Wishbone 总线实施的特殊性，这将对桥施加一些额外的要求。

• Wishbone一次只允许一个请求，无论是读还是写。 AXI 允许独立的读写通道。为了确保我们在读取和写入响应之间保持正确的顺序，该核心 将只接受读取请求或写入请求。此外，在两者之间切换之前，所有请求都将被刷新。

  是的，我们可以通过跟踪发出了哪些请求以及发出的顺序来加快速度，但我们今天会尽量让事情变得更简单。

• 我自己的Wishbone 实现 允许总线 中止。我的意思是，如果 Wishbone master 想要中止所有未完成的事务，它可以通过将循环线丢弃一个时钟周期来实现。之后，需要抑制所有未决确认。

  不幸的是，AXI不提供类似的功能。这就是为什么这么多人努力重置 AXI DMA 内核的原因：如果您的AXI 从设备坏了，DMA 可能会挂起。但是，您不能在事务未完成时重置 DMA——无论DMA 指令可能告诉您什么。 AXI 要求每个 总线请求都有一个 总线响应。

  这意味着我们需要跟踪未完成的 AXI 响应的数量，以防Wishbone 主机希望中止未完成的事务，从而防止后续响应产生 Wishbone 确认。

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