HCFFAEAGANB2BAN1XC 未实现的乘法或除法指令

• 测试脚本或驱动程序：这是与被测设备交互的设计组件，向其提供排序命令以确保正确测试 DUT 的所有功能。

  Verilog 测试脚本的这个组件通常读起来更像是软件而不是硬件。事实上，我们已经讨论过用一段为测试环境中存在的软核 CPU 编译的软件替换测试脚本，然后将该 CPU 仿真为仿真模型的一部分的想法。这种方法的好处是它可以测试和验证将用于驱动被测硬件的软件。缺点是模拟速度很慢，向模拟环境添加 CPU 只会进一步降低速度。

  出于我们今天讨论的目的，我将简单地指出测试脚本通常以同步方式与设计交互。因此，任何延迟都需要与时钟同步。

  我们今天不讨论驱动程序的另一个问题。这是一个简单的现实，即没有办法测试所有可能的司机延误。测试驱动程序能否准确测试您的 DUT 是否可以处理背靠背请求、由单个时钟周期、两个时钟周期、时钟周期分隔的请求N？您无法模拟所有这些可能的延迟，但可以使用正式方法捕捉它们。

• 图 6 中未显示，但也相关的是仿真环境：虽然 DUT 和模型都是任何仿真环境的必要组件，但该环境可能还包含AXI 互连、 CPU、DMA 和/或RAM等附加组件，所有这些都不是测试脚本、DUT 或模型。

  理想情况下，这些额外的组件将在当前项目之前的其他项目中进行测试和验证，尽管情况并非总是如此。

现在我们已经花时间定义我们的术语，我们现在可以回到我们开始的模拟建模问题。

*博客内容为网友个人发布，仅代表博主个人观点，如有侵权请联系工作人员删除。