3BSE018137R1外部存储器通常通过总线访问

1. 一旦突发数据被放入外部 RAM，并且 第二个 FIFO 中有足够的（未提交的）数据来保存它，就会发出突发读取请求。

   同样，在使用 Wishbone时，我会发出请求，直到提交整个 FIFO 的大小——而不仅仅是初始突发大小。因此，当从总线请求数据时可能会从 FIFO 进行读取，因此会进行额外的读取。

2. 一旦从总线返回，从内存读回的数据将直接发送到第二个缓冲区 。

3. 然后，最终的输出 AXI 流将直接从第二个缓冲区馈送。

4. 只有当传入 FIFO 已满时，才会 背压，尝试减慢上游源。

   如果传入的 FIFO 没有被清空，它就会“满”。如果 1)内存已满，或 2) FIFO 无法足够快地写入内存，就会发生这种情况。

使用此技术时，成功要求流带宽小于内存带宽的 50%。这通常需要任何需要高吞吐量的流可能首先需要调整到更宽的宽度——只是为了将吞吐量降低到内存可以处理的范围

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